盖世汽车讯 据外媒报道，先进半导体技术研究与创新中心imec与索尼半导体解决方案公司（Sony）联合展示了一种用于高密度背面互连的新型集成模块——这是3D堆叠和背面功能化技术的关键组件。

图片来源：imec

该模块基于自对准局部背面介质隔离工艺构建，实现了低电阻、低漏电且高密度的正面至背面硅通孔（TSV）互连，其叠层对准窗口（overlay window）较传统TSV方案扩大了3倍。这种局部BDI TSV方案是一种集成方法，将为包括逻辑和存储器件在内的多种应用场景开启全新的3D集成方案。

背面功能化与三维堆叠是下一代半导体器件的关键赋能技术。这些技术需要高密度的背面互连，以确保精细结构化的正面有源区与结构相对稀疏的晶圆背面之间能够实现互连。制造背面互连的一种极具吸引力的方法是“中段通孔”（via-middle）TSV工艺。尽管该工艺能够实现高密度的正背面互连，但其TSV通常具有高深宽比，这给金属化工艺及电气性能带来了挑战。

索尼与imec联合推出的用于集成背面TSV的替代性模块方案，称为“局部BDI”（local BDI）。该模块的核心在于一种自对准隔离结构，该结构形成于TSV与晶圆正面有源区重叠的局部区域。与传统的“中段通孔”TSV工艺相比，这种新型背面互连方案具有显著优势。

imec院士兼3D系统集成项目总监Zsolt Tokei表示：“该模块首次实现了从晶圆正面既有的高密度、窄通孔连接（即MOL通孔）向连接正面有源区与晶圆背面的更宽TSV（硅通孔）连接的过渡。与‘Via-Middle’（中段工艺）TSV方案相比，这种局部BDI TSV的底部和顶部关键尺寸（CD）大了50%，从而简化了TSV金属化工艺并使其电阻降低至原来的三分之一。该工艺还放宽了TSV与窄MOL通孔之间的对准容差，使其达到30nm（这一数据已在单元高度为115nm的标准单元配置中得到验证）。此外，漏电流测量结果表明，在这一优化的套刻对准窗口内，自对准结构与周围硅衬底之间实现了良好的隔离。”

该工艺流程始于常规的FEOL（前道工序）、MOL（中道工序）和BEOL（后道工序）加工，随后进行晶圆键合与硅层减薄。在TSV（硅通孔）与有源区重叠的区域，通过共形介质沉积和各向同性刻蚀工艺形成局部BDI（背面介质隔离）结构，之后进行TSV金属化。Zsolt Tokei补充道：“这种局部BDI模块将为包括先进逻辑和存储器应用在内的多种使用场景，实现新型3D集成方案。此外，与依赖于去除剩余体硅（bulk Si）的背面集成方案不同，我们的模块允许TSV穿透厚度达500纳米的体硅进行互连。对于利用晶圆背面残留较厚硅层的应用（如DRAM）而言，这一点极具价值。”